65nm閃存芯片擦除時(shí)間退化的優(yōu)化設(shè)計(jì)
關(guān)鍵詞：擦除退化 閃存 氧化層陷阱 可靠性 階梯脈沖電壓
摘要：隨著制造工藝進(jìn)入65 nm節(jié)點(diǎn),閃存的可靠性問題也越來越突出,其中閃存芯片擦除速度隨著擦寫循環(huán)的增加出現(xiàn)明顯退化。該文從單個(gè)存儲(chǔ)器件的擦寫退化特性入手,詳細(xì)討論了隧穿氧化層缺陷的產(chǎn)生原因、對(duì)器件性能的影響及其導(dǎo)致整個(gè)芯片擦除時(shí)間退化的內(nèi)在機(jī)理,并提出針對(duì)性的優(yōu)化方案:采用階梯脈沖電壓擦寫方式減緩存儲(chǔ)單元退化;對(duì)非選中區(qū)塊進(jìn)行字線浮空偏置以抑制擦除時(shí)的陣列干擾。該文基于65 nm NOR Flash工藝平臺(tái)開發(fā)了128 Mb閃存芯片,并對(duì)該方案進(jìn)行了驗(yàn)證,測(cè)試結(jié)果表明,采用優(yōu)化設(shè)計(jì)方案的芯片經(jīng)過10萬次擦寫后的Sector擦除時(shí)間為104.9 ms,較采用常規(guī)方案的芯片(大于200 ms)具有明顯的提升。
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